据悉，HBM高带宽内存的堆叠层数正不断增加，目前HBM4世代主流堆叠层数为12/16层。JEDEC在制定HBM4规范时已将堆栈高度限制从720m提升至775μm。

若要在现有775μm高度内堆叠20层DRAM，需大幅减薄晶圆厚度，这将增加晶圆损坏风险并降低HBM良率。另一种方案是降低DRAM层间距，这需要采用混合键合技术，但该技术难度高且设备投资大。

台积电在先进封装领域的主导地位对标准制定具有重要影响。其SoIC 3D封装技术会导致XPU复合体增高，这为HBM堆栈高度提升提供了自然空间。

《夸克》非常好用的免费AI浏览器

下载APP查看