7月25日，SK海力士有了新动作——位于美国加州圣何塞的子公司，正在招募3D堆叠式DRAM逻辑设计工程师。

这项技术核心目标很明确：把DRAM芯片直接垂直堆叠在手机SoC这类逻辑芯片之上，从封装层面解决端侧AI的性能瓶颈。

核心瓶颈：不在算力，而在内存

现在手机端侧AI的瓶颈，其实不在芯片算力，而在内存。

拿苹果A19 Pro来说，它的内存带宽只有75.8GB/s，受限于标准LPDDR内存的位宽，很难高效承载大型端侧AI模型的推理任务。算力再强，数据喂不进去，也是白搭。

传统PoP封装 vs 3D堆叠方案

传统PoP封装，只是把两颗芯片上下简单堆叠，空间和性能都有限。

而3D堆叠方案，能大幅缩短内存与处理器之间的物理距离，同时建立更多短距离I/O连接。

带来的好处很直接：

• 带宽提升
• 延迟降低
• 功耗下降
• 空间利用率更高

这才是真正的“堆叠艺术”。

SK海力士招募人才，苹果或为首发客户

SK海力士在招聘公告里说得很清楚：正在寻找能够与美国客户紧密合作、主导3D堆叠DRAM逻辑芯片联合设计的优秀人才。

不出意外的话，这家客户很可能就是苹果。

多方信息显示，苹果A20 Pro计划弃用沿用多年的InFO-PoP封装，转向台积电的WMCM（晶圆级多芯片模块）封装。

这种方案不用硅中介层，直接通过RDL重新布线层来实现SoC与DRAM之间的高密度互连。A20 Pro，很可能成为SK海力士3D堆叠DRAM的首发平台。

多家厂商加速布局

不止SK海力士一家在发力：

• 高通正在开发用于NPU的3D DRAM，并且与长鑫存储有合作
• 三星则在研发低延迟宽DRAM（LLW），模拟HBM的集成方式，目标带宽比LPDDR5X高出150%

多家内存厂商都在往这个方向加速推进。

研发阶段，方向已明确

不过话说回来，这项技术目前仍处于研发阶段。SK海力士刚刚启动工程师招募，距离量产还有一段距离。

但方向已经明确：端侧AI的瓶颈，正在被从封装层面打开突破口。

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